Вызов модуля в Verilog и VHDL

Здесь я не пытаюсь убедить всех о лаконичности использования Verilog в HDL-разработке, на мой взгляд, VHDL довольно хорош, но иногда его использовать довольно геморно, особенно если нужно быстро накидать какую-то простую логику.

В качестве примера рассмотрим ситуацию, когда у нас один модуль (bench) использует второй (top), у которого 2 выходных порта.

Один из портов (С) — клок, второй — 12-битная шина данных (h). Внутри модуля объявлены параметры, которые являются условиями для присваивания значения выходному порту.

Читать далее «Вызов модуля в Verilog и VHDL»

Майская Кострома

Из местного колорита — отвратительные дороги, низкие цены в ресторанах (хороших, ясное дело, не так много) и какой-то неописуемый провинциальный «дух».

Читать далее «Майская Кострома»